TECH DESIGN FORUM

ジェネラル・セッション

9:30-11:20IC-G1

差別化がもたらす定量化可能な価値の創造

Mentor Graphics Corporation,
Chairman & CEO Walden C. Rhines, Ph.D.

詳細はこちら

競合他社に対する差別化が明確な製品やサービスに対しては、顧客はさらなる投資効果があると考えています。差別化があると思える限り、購入しているサプライヤやブランドを変えようとは思わないでしょう。差別化の測定は主観的なものになりがちですが、定量的な指標の１つはGPM% （Gross Profit Margin Percent）-粗利益率、つまり収益とコストの差です。このセッションでは、特に半導体製品の分野でGPM%に影響を与える要因、そして差別化によってもたらされるGPM%の傾向について、Dr. Rhinesのユニークな分析をご紹介します。この分析により、ベンチャー企業、製品企画者、設計エンジニア、そして経営陣が、いかに収益性を上げ、高付加価値の製品を提供すべきか、その本質に迫ります。

１０ペタフロップス（１京演算／秒）スーパーコンピュータ「京」

独立行政法人理化学研究所　次世代スーパーコンピュータ開発実施本部
プロジェクトリーダー 博士（情報科学）渡辺　貞氏

詳細はこちら

スーパーコンピュータ「京」は、文部科学省の主導の元に、国家基幹技術として、平成18年度から理化学研究所が主体となって開発を進めているスーパーコンピュータです。「京」は、未だ開発途中の段階ですが、今年の6月にドイツのハンブルグで開催された国際会議で、TOP500と呼ぶ性能ランキングにおいて、世界最速の認定を受けました。「京」は、平成24年6月にシステム完成、同11月に国の共用施設として使用が開始される予定です。この講演では、「京」の開発経緯やシステムの特長と概要、想定される応用分野、及びシステムを運用する施設などを紹介します。

機能検証＆ESLソリューション

11:30-12:20IC-S1日本市場における機能検証の最新トレンド

Mentor Graphics Corporation
Chief Scientist, Design Verification Technology Division Harry Foster

詳細はこちら

メンター・グラフィックスは機能検証に関する市場調査を2010年の秋に実施しましたが、日本からの回答数が少なかったため、2011年の春に、日本国内で日本語での追加調査を実施いたしました。このセッションでは市場調査によって分かった、日本と諸外国における機能検証トレンドの共通点、差異点、さらに業界のトレンドに加えて、とりわけ日本市場において機能検証の効果や効率を上げていくための提案についてご紹介します。

13:20-14:10IC-A1モデルベースデザインによる信号処理システム/IPコア開発

マスワークス合同会社
インダストリマーケティング部　柴田　克久氏

詳細はこちら

ここでは、FPGAやASICをターゲットとした複雑な信号処理アルゴリズムの設計/実装やIPコアの開発にモデルベースデザインを適用する際の課題やメリットについて解説します。また、「実行可能な仕様書」モデルから、設計の詳細化、さらにはコード生成によるターゲットハードウェアへの実装にいたるモデルベースの開発フロー全体を踏まえ、HDLやSystem Cの自動生成を活用したコンポーネント実装やシステムレベル検証について事例を交えて紹介します。最後にMATLAB/Simulinkとメンター・グラフィックス社製品による統合環境についても紹介します。

14:20-15:10IC-A2画像処理アプリによるソフトウェアドリブン性能評価

富士通セミコンダクター株式会社
開発・製造本部 SoCソリューション統括部 第一設計技術部 プロジェクト課長　蓮實　直信氏

詳細はこちら

最新のSoC開発では、先行開発したソフトウェアに基づきアーキテクチャ設計を行うことが重要です。しかしこれを行うにはモデル化が困難なIPの取扱いが課題となってきます。今回FPGAを連携させることにより、上記IPの代表例であるGPUを含めたソフトウェア開発環境をVistaArchitectで実現しました。ここでは、上記環境の概要ならびにソフトウェアドリブン性能 評価について紹介します。

15:40-16:30IC-A3Virtual Platformからの高位合成ソリューション

富士通マイクロソリューションズ株式会社
SoC開発統括部 SoC技術開発部 鈴木　晃一氏

詳細はこちら

昨今のSoC開発では、TLMを用いたVirtual Platformへの取り組みが活発となってきております。富士通マイクロソリューションズでは、長年にわたり高位合成技術に取り組み様々な実績を挙げてきました。今回、SystemC/TLM合成をサポートしたCatapult C Synthesisのツール評価結果と、これまでのノウハウを活用したVirtual Platformからの高位合成ソリューションを紹介します。

16:40-17:30IC-A4ESLからのハードウェア・リアライゼーション

カリプト・デザイン・システムズ株式会社
テクニカル・アカウント・マネージャー 山本　修作氏

詳細はこちら

シーケンシャル・アナリシスに基づくテクノロジを持つカリプトは、業界で唯一の高位合成における等価性検証や、RTLの消費電力最適化を中心としたソリューションで数多くのユーザー実績を誇ります。そして新たにC/SystemCからの高位合成ソリューションであるCatapult C Synthesisをその製品ラインナップに加え、ESLの普及をさらに加速する戦略を打ち出しています。ここではカリプトが持つESLからのハードウェア・リアライゼーションのメソドロジについてご紹介します。

13:20-14:10IC-B1ESLからRTLへ、メンター・グラフィックスのFront-endソリューション

メンター・グラフィックス・ジャパン株式会社
テクニカル・セールス本部 Front-endソリューショングループ アプリケーションエンジニア 安藤　泰輝

詳細はこちら

性能やパワーなど厳しい要求を実現しなくてならない現在のSoC開発においてESLが注目されています。ESL環境を使用して高速にHWのアーキテクチャを探索し、バーチャルプロトタイプを使用してSW先行開発行うことは、後の実装フェーズからの手戻りを回避し、短期間で確実にプロジェクトを進める上で大きな利点をもたらします。またそれと共に、多くの時間を必要とするRTL検証では、ESL環境の流用や計画的かつ網羅的な手法選択による効率化がより一層重要になっています。ここでは、これらの課題解決のためのESLからRTLまでのメンター・グラフィックスの包括的なソリューションを紹介します。

14:20-15:10IC-B2高性能低消費マルチコアプロセッサの検証アクセラレーション戦略

株式会社トプスシステムズ
代表取締役　博士（情報科学） 松本 祐教氏

詳細はこちら

今日のマルチコアプロセッサのHW/SW協調検証には、OSはもちろんのこと、多くのアプリケーションをシステム・レベルの検証環境で実際に動かすことが求められています。そのため膨大な検証時間が必要になっており、ソフトウェア・シミュレータでは速度的にも機能的にも限界があるため、検証にはエミュレータが必須となっています。しかしエミュレータ専用の検証環境の構築は開発工数の点で効率的でなく、トプスシステムズ社ではトランザクション・レベルのシミュレーション環境をエミュレータでもそのまま使用するアクセラレーション戦略を採用しました。ここではその検証環境の利点と、さらにその技術を応用したAndroid端末向けの仮想ICE検証環境の構築について紹介します。

15:40-16:30IC-B3エミュレータが広げる論理検証手法の可能性

メンター・グラフィックス・ジャパン株式会社
マーケティング部フィールド・マーケティング・マネージャー　大島　良夫

詳細はこちら

今日のデザインはますます大規模化し、しかも多くのデザインが複数のCPUコアを内蔵するようになり、ソフトウェアがデザインの重要な構成要素になってきました。このためソフトウェア・シミュレータだけでは、規模や内蔵ソフトウェアも含めた検証に性能面で対応できなくなりつつあるのが実情です。メンター・グ ラフィックスのエミュレータVeloceは、従来のエミュレーションに加え、シミュレータと同一のテストベンチでトランザクションベースのアクセラレー ションを実現することができ、シミュレータの数百倍から数千倍の性能を実現することが可能です。新たな検証手法として再注目されるエミュレーション。ここではその手法と応用例について紹介します。

16:40-17:30IC-B4FPGA検証最前線-シミュレーションをすり抜けるCDCバグ

株式会社アルティマ

詳細はこちら

近年、複数のクロックドメインを扱うデザインが一般的となり、異なるクロック間の転送(Clock Domain Crossing = CDC)に 起因する問題も増加しています。CDCによるバグは数日もしくは数時間に1回といったタイミングで、特定の条件下でのみ 発生します。FPGA開発では書き換えが容易にできるという特性上、CDC解析はあまり重要視されてきませんでしたが、 近年FPGAの高機能化とデバッグ時間の短縮の観点からCDC解析は重要となっています。 今回はFPGA開発で実際に使用されているIPの解析事例を交えながら、CDC解析の重要性とその手法について紹介します。

IC設計製造ソリューション

11:30-12:20IC-C1DFM: State of the Art at 28/20nm

メンター・グラフィックス・ジャパン株式会社
テクニカル・セールス本部　Calibre RETグループ　マネージャー　丁子　和之

詳細はこちら

DFM（製造設計）は、システマティック欠陥の最小化および機能／パラメータ歩留まり向上を実現する広範なツールとメソドロジで構成されています。テクノロジノードが微細化するごとにDFMの重要性と課題はますます大きなものとなり、その技法は進化を続けています。ここでは、28/20nm テクノロジのDFMの要件、メソッド、ツールを紹介するとともに、メンター・グラフィックスと大手ファウンドリのパートナーシップによる、DFMを設計実現化ソリューションの中心に据えるための取り組みを説明します。

13:20-14:10IC-C2DFM解析で欠陥要因を減らすメソドロジ

Samsung Electronics Co.,Ltd.
Semiconductor Business, System LSI Division,
Design Technology Team Senior Engineer
Eric(Joohyun) Park

Mentor Graphics Corporation
Mentor Consulting Division
World Wide Consulting Program Manager
Mohamed AL IMAM

詳細はこちら

半導体製造業界は、シリコン微細化に向けて先端テクノロジノードの導入を進めています。導入には新しい製造プロセスが不可欠です。その歩留安定化にはまずその制約要因の特定が必要です。複雑なフローではステップ数が多くなるため、特定に時間と手間がかかります。ここではCalibre DFMプロダクトによる、新しいテクノロジノードを採用した製品をタイムリーに商品化するためのシステマティック歩留まり向上フローを紹介します。

14:20-15:10IC-C3TessentのARMコアサポート:統合テストソリューション

アーム株式会社
ARM Physical IP Division
Strategic Accounts Marketing　佐藤　啓昭氏

メンター・グラフィックス・ジャパン株式会社
テクニカル・セールス本部
STSグループ マネージャー 丸尾　和幸

詳細はこちら

最新プロセッサ・ベースSoCのテストは複雑なので、テープアウトスケジュールを満たすためは、DFT工程は可能な限り自動化する必要があります。ここでは、メンター・グラフィックスのTessent TestKompress によるDFT/ATPG、Tessent MemoryBISTによるメモリテストおよびリペアソリューションと、アーム株式会社のプロセッサコアおよび組込みメモリIP製品ファミリの完全なインターオペラビリティを紹介します。さらに、ARMコアのロジックとメモリに対するDFT自動化ソリューションも説明します。このコスト効果の高いソリューションにより、プロセッサ性能や納期への影響を最小限に抑えつつ、最高の故障検出率を実現できます。

15:40-16:30IC-C4ナノメータの世界での歩留まりと性能の最適化

グローバルファウンドリーズ・ジャパン株式会社
シニアフィールドエンジニアリングマネージャー
沖田　佳久氏

メンター・グラフィックス・ジャパン株式会社
Silicon Test Solutions
シニア・エンジニア　竹下　潔

詳細はこちら

システマティックな欠陥リスクが高まる中、どのテクノロジノードであっても、目標スケジュール通りに高歩留まりへと立ち上げることが一層困難になっています。ここでは、ボリューム診断データの統計分析を、従来のソリューションと組み合わせることで、ICの歩留まりを向上させる方法を紹介します。このソリューションでは、スキャンテストでフェイルしたチップ個々を、チップレイアウトまで考慮して診断することにより、欠陥の位置特定と識別を非常に迅速かつ効果的に行えます。また、ファブレスとファウンドリが協調することにより、互いにメリットを得られるアプローチでもあります。

16:40-17:30IC-C5Low Power Decompressor with Constant Value Broadcast

ルネサスエレクトロニクス株式会社
技術開発本部　EDA・設計手法統括部
テスト設計技術開発部　前田　洋一氏

メンター・グラフィックス・ジャパン株式会社
テクニカル・セールス本部
STSグループ　シニア・アプリケーション・エンジニア 杉浦　央樹

詳細はこちら

携帯情報端末やスマートグリッド機器などの長時間稼動やグリーン・エコ対応のため、半導体には低消費電力化が益々重要であり、テスト時も製品の電力仕様に従うことがさらに求められます。圧縮スキャンチェーンTessent TestKompressには、SCANテスト時の低消費電力化を実現するLow-power Decompressor機能があり、Load/Unload 時のパターンのトグル率を低減するチェーン・マスキング回路が内蔵され、テスト時の低消費電力化を実現します。従来技術ではマスキング回路とSCANチェーンとの間に挿入されたXORネットワークでSCANチェーンの制御性を向上させ、トグルを低減します。提案技術では回路面積の削減のために、よりシンプルなFan-out構造でSCANチェーンをマスクします。ここでは、提案技術であるFork Architectureと、実デザインデータを用いた新旧アーキテクチャでの評価結果について紹介します。

11:30-12:20IC-D13D-ICの設計メソドロジのめざすべき姿

株式会社半導体理工学研究センター（STARC）
執行役員　研究開発第2部長　西口　信行氏

詳細はこちら

システムの要求の高度化とプロセスの微細化に伴う開発費の高騰など１チップソリューションの限界が顕在化してきました。More Moore／More than Mooreに備えて実装技術を用いた３D-IC設計技術で新たな設計メソドロジの開発が必須です。実装技術の進化に伴う実装構造の新規提案に対応できるLSI－パッケージ-システムボードの協調設計技術と統合解析技術をベースにした３D-IC設計メソドロジ開発は、今後のシステムLSIビジネスの成否を決めると言っても過言ではありません。そこで現状３D-ICの抱えている設計課題およびめざすべき姿について解説します。また、STARCでは2011年の4月より3D-ICの設計メソドロジ開発に着手している、その取り組みについても言及します。

13:20-14:10IC-D2回路トポロジー検証環境とCalibre PERC

トヨタテクニカルディベロップメント株式会社
第5電子技術部　第53電子技術室　1G 山本　和明氏, 林 学氏

詳細はこちら

トヨタテクニカルディベロップメント株式会社は、車載用制御ICの設計工数を削減するための新たな設計手法を検討しています。Calibre PERCは、回路シミュレーションでは解析しづらい回路トポロジーを検証できるため、検証時間を短縮しつつ、設計早期にルール違反箇所を修正できると期待しています。ここでは、回路トポロジー検証環境構築に向けた取組みとCalibre PERCを効果的に運用するために工夫した事例を紹介します。

14:20-15:10IC-D3先端ノードで増大する“ばらつき”に対するソリューション　Olympus-SoC

メンター・グラフィックス・ジャパン株式会社
テクニカル・セールス本部　P&Rグループ マネージャー　古本　光昭

詳細はこちら

先端ノードでは、ばらつきの増大により決められた期間で高歩留まりのチップを設計することが困難になります。ばらつきに対応するためプロセスコーナー数は増加し、配線ルールも複雑になります。また、チップの多機能化により動作モードも増加し、ばらつきに強いクロックラインの生成が課題となります。先端ノードの設計では、ばらつきに対応し、タイミング、歩留まり、パワーを包括的に最適化するソリューションが必要です。ここでは、メンター・グラフィックスP&RシステムOlympus-SoCが有するソリューションを紹介します。CTSについては実品種での事例を用いてメンター・グラフィックス独自のソリューションを紹介します。

15:40-16:30IC-D4自動化、同時設計で進化を続ける最新カスタムアナログ設計環境Pyxis

メンター・グラフィックス・ジャパン株式会社
テクニカル・セールス本部 Advanced Systems Platform グループ　マネージャー　三木　研吾

詳細はこちら

今年、長年開発してきたカスタムICの設計環境“IC Station”を新ブランドの“Pyxis”に刷新しました。5月に発表したEldo Premierをはじめとして、アナログ自動配線、シミュレーション・コックピットの最適化、コンカレントレイアウト設計、Calibre DRCとのシンクロナイズ・レイアウト、既存データのインターオペラビリティなど、設計負担を軽減する各種新機能を紹介します。

16:40-17:30IC-D5shaping tomorrow with you

検証資産の有効活用で、あなたの検証はもっと簡単確実になる！
― 富士通セミコンダクターのCalibre検証環境のご紹介 ―

富士通セミコンダクター株式会社
開発・製造本部 共通テクノロジ開発統括部 第一設計技術部 小泉　陵司氏

詳細はこちら

近年、プロセスの微細化に伴い複雑性が指数関数的に増大し、確実・短納期を両立する検証環境の重要性が増しています。既存プロセスにおいても一層の設計効率化が要求されています。FSLでは、これまで人手で行わざるを得なかった作業をノウハウ・エビデンスとして検証環境に取込み、ツール処理を可能にしました。ここでは、アナログLSIから先端テクノロジーに至るまで、エンジニアが直面する多くの課題を解決するCalibre Pattern Matching/Automatic Waiver（疑似エラー自動除去）/PERC（信頼性検証）を用いたFSLのCalibre検証環境について紹介します。

11:30-12:20IC-E128nmにおける製品設計期間の最短化

グローバルファウンドリーズ・ジャパン株式会社
シニアフィールドエンジニアリングマネージャー
沖田　佳久氏

メンター・グラフィックス・ジャパン株式会社
マーケティング部 フィールド・マーケティング・マネージャー
成木　保文

詳細はこちら

GLOBALFOUNDRIESは、製造プロセスに合わせてレイアウトを完全に最適化し、コストのかかるイタレーションとリスピンを最小限に抑えることで、Time-to-Marketの短縮、高い歩留まり、優れた性能を実現する包括的な設計戦略を提案しています。ここでは、メンター・グラフィックスのCalibre ナノメータ・プラットフォーム上に構築した「DRC+」と呼ぶGLOBALFOUNDRIES独自の設計検証手法の卓越した機能を紹介します。

13:20-14:10IC-E2ナノ世代テクノロジノードに向けた活動の取り組み

（社）電子情報技術産業協会（JEITA）
ナノ世代物理設計ワーキンググループ 増田　弘生氏

詳細はこちら

半導体デバイス・配線テクノロジの進化に伴い、トランジスタばらつきのみならず配線ばらつきの影響増大や、NBTIやRTN(ランダム・テレグラフ・ノイズ)に代表される信頼性の低下など、新たな設計上の課題があらわれてきています。JEITA(社団法人 電子情報技術産業協会)ナノ世代物理設計ワーキンググループでは、22nmをはじめとする次世代テクノロジにおいて発生するであろう設計課題を調査し、これらの課題に対処すべく新たな設計手法を開発し、標準化することによって、設計品質の向上と開発コストの削減を目指しています。 ここでは、これまでの活動内容を紹介し、ナノ世代テクノロジノードでのLSI設計において考慮すべき課題と、今われわれが何をすべきかを明らかにします。

14:20-15:10IC-E3TSMC最先端プロセスの電気的チェック

TSMCジャパン株式会社
FTS&M シニアマネージャー　諏訪　博之氏

メンター・グラフィックス・ジャパン株式会社
テクニカル・セールス本部 Calibre PV グループ　マネージャー　盛田　博之

詳細はこちら

先端ノードのIC設計では、物理設計要件が一層厳しくなり、設計者は、デバイスと回路の性能に関するより多くの変動要因を考慮する必要があります。回路設計は、タイミング、面積、マルチ電源、信頼性など、従来からある制約項目だけでなく、新たな制約項目も最適化しなければなりません。デバイスには、設計サイクルを長期化せず、優れた回路検証を実現する新しい機能とフローが必要です。ここでは、TSMCとメンター・グラフィックスが共同で取り組んだ高度な設計と製造の課題について、新しい電気的チェック手法について紹介します。

15:40-16:30IC-E4サインオフ・ドリブンのカスタムレイアウト設計

スプリングソフト株式会社
Laker AE Manager　齋藤　岳人氏

メンター・グラフィックス・ジャパン株式会社
テクニカル・セールス本部　本部長　青木　淳一

詳細はこちら

先端テクノロジで回路を実装するときに最初に課題に直面するのはカスタム設計者です。カスタム設計者が微細化した堅牢な設計を実装しようとしているその間にもテクノロジの進化は続いているのです。カスタム設計者は、新しいデバイス動作、リソグラフィ、CMP効果、急増する設計ルールへの対処を迫られています。このセッションでは、アナログ物理設計が抱える新たな課題に焦点を当て、サインオフ品質の物理検証をカスタム設計環境に取り入れて、設計期間の短縮と設計品質の向上を図る新しいソリューションをユーザ事例を交えて紹介します。

16:40-17:30IC-E5世界標準コンパクトモデルHiSIMの特徴と活用推進活動について

株式会社半導体理工学研究センター（STARC）
担当部長　横溝　剛一氏

詳細はこちら

半導体設計の重要な要素技術として、微細化に対応した回路シミュレーション用モデル（コンパクトモデル）の開発が進められています。表面ポテンシャルをベースにした次世代MOSモデルHiSIMを、広島大学がSTARC他各社の支援を得て研究開発してきました。高耐圧MOS用モデルHiSIM_HVに続き、バルクCMOS用モデルHiSIM2が2011年4月にCompact Model Council 標準モデルとしてのリリースを承認されました。今後HiSIMの活用が広まると期待されます。そこでHiSIMの特徴とこれまでのHiSIMの開発と標準化の経緯、さらに現在推進中のSTARCでのHiSIM活用推進活動について報告します。