TECH DESIGN FORUM

DFM（製造設計）は、システマティック欠陥の最小化および機能／パラメータ歩留まり向上を実現する広範なツールとメソドロジで構成されています。テクノロジノードが微細化するごとにDFMの重要性と課題はますます大きなものとなり、その技法は進化を続けています。ここでは、28/20nm テクノロジのDFMの要件、メソッド、ツールを紹介するとともに、メンター・グラフィックスと大手ファウンドリのパートナーシップによる、DFMを設計実現化ソリューションの中心に据えるための取り組みを説明します。

半導体製造業界は、シリコン微細化に向けて先端テクノロジノードの導入を進めています。導入には新しい製造プロセスが不可欠です。その歩留安定化にはまずその制約要因の特定が必要です。複雑なフローではステップ数が多くなるため、特定に時間と手間がかかります。ここではCalibre DFMプロダクトによる、新しいテクノロジノードを採用した製品をタイムリーに商品化するためのシステマティック歩留まり向上フローを紹介します。

最新プロセッサ・ベースSoCのテストは複雑なので、テープアウトスケジュールを満たすためは、DFT工程は可能な限り自動化する必要があります。ここでは、メンター・グラフィックスのTessent TestKompress によるDFT/ATPG、Tessent MemoryBISTによるメモリテストおよびリペアソリューションと、アーム株式会社のプロセッサコアおよび組込みメモリIP製品ファミリの完全なインターオペラビリティを紹介します。さらに、ARMコアのロジックとメモリに対するDFT自動化ソリューションも説明します。このコスト効果の高いソリューションにより、プロセッサ性能や納期への影響を最小限に抑えつつ、最高の故障検出率を実現できます。

システマティックな欠陥リスクが高まる中、どのテクノロジノードであっても、目標スケジュール通りに高歩留まりへと立ち上げることが一層困難になっています。ここでは、ボリューム診断データの統計分析を、従来のソリューションと組み合わせることで、ICの歩留まりを向上させる方法を紹介します。このソリューションでは、スキャンテストでフェイルしたチップ個々を、チップレイアウトまで考慮して診断することにより、欠陥の位置特定と識別を非常に迅速かつ効果的に行えます。また、ファブレスとファウンドリが協調することにより、互いにメリットを得られるアプローチでもあります。

携帯情報端末やスマートグリッド機器などの長時間稼動やグリーン・エコ対応のため、半導体には低消費電力化が益々重要であり、テスト時も製品の電力仕様に従うことがさらに求められます。圧縮スキャンチェーンTessent TestKompressには、SCANテスト時の低消費電力化を実現するLow-power Decompressor機能があり、Load/Unload 時のパターンのトグル率を低減するチェーン・マスキング回路が内蔵され、テスト時の低消費電力化を実現します。従来技術ではマスキング回路とSCANチェーンとの間に挿入されたXORネットワークでSCANチェーンの制御性を向上させ、トグルを低減します。提案技術では回路面積の削減のために、よりシンプルなFan-out構造でSCANチェーンをマスクします。ここでは、提案技術であるFork Architectureと、実デザインデータを用いた新旧アーキテクチャでの評価結果について紹介します。

システムの要求の高度化とプロセスの微細化に伴う開発費の高騰など１チップソリューションの限界が顕在化してきました。More Moore／More than Mooreに備えて実装技術を用いた３D-IC設計技術で新たな設計メソドロジの開発が必須です。実装技術の進化に伴う実装構造の新規提案に対応できるLSI－パッケージ-システムボードの協調設計技術と統合解析技術をベースにした３D-IC設計メソドロジ開発は、今後のシステムLSIビジネスの成否を決めると言っても過言ではありません。そこで現状３D-ICの抱えている設計課題およびめざすべき姿について解説します。また、STARCでは2011年の4月より3D-ICの設計メソドロジ開発に着手している、その取り組みについても言及します。

トヨタテクニカルディベロップメント株式会社は、車載用制御ICの設計工数を削減するための新たな設計手法を検討しています。Calibre PERCは、回路シミュレーションでは解析しづらい回路トポロジーを検証できるため、検証時間を短縮しつつ、設計早期にルール違反箇所を修正できると期待しています。ここでは、回路トポロジー検証環境構築に向けた取組みとCalibre PERCを効果的に運用するために工夫した事例を紹介します。

先端ノードでは、ばらつきの増大により決められた期間で高歩留まりのチップを設計することが困難になります。ばらつきに対応するためプロセスコーナー数は増加し、配線ルールも複雑になります。また、チップの多機能化により動作モードも増加し、ばらつきに強いクロックラインの生成が課題となります。先端ノードの設計では、ばらつきに対応し、タイミング、歩留まり、パワーを包括的に最適化するソリューションが必要です。ここでは、メンター・グラフィックスP&RシステムOlympus-SoCが有するソリューションを紹介します。CTSについては実品種での事例を用いてメンター・グラフィックス独自のソリューションを紹介します。

今年、長年開発してきたカスタムICの設計環境“IC Station”を新ブランドの“Pyxis”に刷新しました。5月に発表したEldo Premierをはじめとして、アナログ自動配線、シミュレーション・コックピットの最適化、コンカレントレイアウト設計、Calibre DRCとのシンクロナイズ・レイアウト、既存データのインターオペラビリティなど、設計負担を軽減する各種新機能を紹介します。

近年、プロセスの微細化に伴い複雑性が指数関数的に増大し、確実・短納期を両立する検証環境の重要性が増しています。既存プロセスにおいても一層の設計効率化が要求されています。FSLでは、これまで人手で行わざるを得なかった作業をノウハウ・エビデンスとして検証環境に取込み、ツール処理を可能にしました。ここでは、アナログLSIから先端テクノロジーに至るまで、エンジニアが直面する多くの課題を解決するCalibre Pattern Matching/Automatic Waiver（疑似エラー自動除去）/PERC（信頼性検証）を用いたFSLのCalibre検証環境について紹介します。

GLOBALFOUNDRIESは、製造プロセスに合わせてレイアウトを完全に最適化し、コストのかかるイタレーションとリスピンを最小限に抑えることで、Time-to-Marketの短縮、高い歩留まり、優れた性能を実現する包括的な設計戦略を提案しています。ここでは、メンター・グラフィックスのCalibre ナノメータ・プラットフォーム上に構築した「DRC+」と呼ぶGLOBALFOUNDRIES独自の設計検証手法の卓越した機能を紹介します。

半導体デバイス・配線テクノロジの進化に伴い、トランジスタばらつきのみならず配線ばらつきの影響増大や、NBTIやRTN(ランダム・テレグラフ・ノイズ)に代表される信頼性の低下など、新たな設計上の課題があらわれてきています。JEITA(社団法人 電子情報技術産業協会)ナノ世代物理設計ワーキンググループでは、22nmをはじめとする次世代テクノロジにおいて発生するであろう設計課題を調査し、これらの課題に対処すべく新たな設計手法を開発し、標準化することによって、設計品質の向上と開発コストの削減を目指しています。 ここでは、これまでの活動内容を紹介し、ナノ世代テクノロジノードでのLSI設計において考慮すべき課題と、今われわれが何をすべきかを明らかにします。

先端ノードのIC設計では、物理設計要件が一層厳しくなり、設計者は、デバイスと回路の性能に関するより多くの変動要因を考慮する必要があります。回路設計は、タイミング、面積、マルチ電源、信頼性など、従来からある制約項目だけでなく、新たな制約項目も最適化しなければなりません。デバイスには、設計サイクルを長期化せず、優れた回路検証を実現する新しい機能とフローが必要です。ここでは、TSMCとメンター・グラフィックスが共同で取り組んだ高度な設計と製造の課題について、新しい電気的チェック手法について紹介します。

先端テクノロジで回路を実装するときに最初に課題に直面するのはカスタム設計者です。カスタム設計者が微細化した堅牢な設計を実装しようとしているその間にもテクノロジの進化は続いているのです。カスタム設計者は、新しいデバイス動作、リソグラフィ、CMP効果、急増する設計ルールへの対処を迫られています。このセッションでは、アナログ物理設計が抱える新たな課題に焦点を当て、サインオフ品質の物理検証をカスタム設計環境に取り入れて、設計期間の短縮と設計品質の向上を図る新しいソリューションをユーザ事例を交えて紹介します。

半導体設計の重要な要素技術として、微細化に対応した回路シミュレーション用モデル（コンパクトモデル）の開発が進められています。表面ポテンシャルをベースにした次世代MOSモデルHiSIMを、広島大学がSTARC他各社の支援を得て研究開発してきました。高耐圧MOS用モデルHiSIM_HVに続き、バルクCMOS用モデルHiSIM2が2011年4月にCompact Model Council 標準モデルとしてのリリースを承認されました。今後HiSIMの活用が広まると期待されます。そこでHiSIMの特徴とこれまでのHiSIMの開発と標準化の経緯、さらに現在推進中のSTARCでのHiSIM活用推進活動について報告します。